“Zen 3” Chiplet Ringbus Kullanıyor, AMD’nin Çekirdek Sayımı Büyümesi için Mesh’e Geçmesi Gerekebilir

AMD’nin “Zen 3” CCD’si veya hem istemci hem de kurumsal işlemcilerinin fiziksel yapı taşı olan karmaşık hesaplama kalıbı, çeşitli kalıp içi bant genişliği açısından yoğun bileşenlerin birbirine bağlanma şekli nedeniyle muhtemelen bir çekirdek sayım sınırlamasına sahiptir. AnandTech raporu. Bu, muhtemelen AMD’nin CCD’nin anahtarlama yapısı hakkında sağladığı ve Ring Bus topolojisinin varlığını doğrulayan ilk öngörülerden bahsediyor. Daha spesifik olarak, “Zen 3” CCD, sekiz CPU çekirdeğini 32 MB paylaşılan L3 önbelleğe ve CCD’nin CCD’nin iletişim kurmasını sağlayan IFOP arabirimi gibi diğer önemli bileşenlerine bağlamak için çift yönlü bir Ring Bus kullanır. G/Ç kalıbı (IOD).

Bir şehir bloğunun etrafından dolaşan, dört bina arasında insanları alıp indiren gerçek bir otobüs hayal edin. Buradaki “otobüs” bir flaşı andırıyor, binalar bileşenlere (çekirdek, çekirdeksiz, vb.) benziyor, otobüs durakları ise halka duraklar. Her bileşenin halka durdurucuları vardır. Bileşenleri devre dışı bırakmak için (örneğin: ürün yığını segmentasyonunda), SKU tasarımcıları yalnızca halka durdurmaları devre dışı bırakarak bileşeni erişilemez hale getirir. Çift yönlü bir Ring Bus, şehir bloğu çevresinde zıt yönlerde ilerleyen iki “araç” görecektir. Ring Bus topolojisi, esas olarak çok fazla ring-stop’tan eklenen gecikmeden kaynaklanan ölçek sınırlamaları ile birlikte gelir. Bu, ağ oluşturmada koaksiyel halka topolojisinin kaybolmasının tam olarak nedenidir.

Intel, 2010’ların başında, Ring Bus kullanarak tek parça işlemci ölümlerinde CPU çekirdek sayısını bir noktanın ötesinde ölçeklendiremeyeceğini fark etti ve Mesh Topology’yi yenilemek zorunda kaldı. Ağ, daha gelişmiş bir halka veriyoludur, ancak bileşenler arasında ek bağlantı noktalarına sahip olup, Halka Veri Yolu ile tam ara bağlantı (her bileşenin doğrudan diğeriyle birbirine bağlı olduğu, ölçekte pratik olmayan bir çözüm) arasında yarı yolda kalır. AMD’nin 64 çekirdekli EPYC gibi aşırı çekirdek sayılı işlemciler için tarifi, sIOD’da ağa bağlanan 8 çekirdekli CCD’leri (her biri dahili çift yönlü Ring Bus’a sahip) kullanmaktır.

AMD’nin CCD’lerinde her zaman Ring Bus kullanmadığını burada belirtmek ilginçtir. 4 çekirdekli CCX’li (CPU kompleksi) daha eski “Zen 2” yongaları, dört bileşen (yani dört CPU çekirdeği ve bunların paylaşılan L3 önbelleğinin dilimleri) arasında tam bağlantı kullanıyordu. Bu, AMD’nin bir çekirdeğe diğer tüm L3 dilimlerine erişmesi için “aynı gecikme süresinden” bahsettiği slayta bakıldığında daha fazla gösterildi (ki bu, iki yönlü bir Ring Bus ile bile mümkün olmazdı). Bu, AMD’nin 4 çekirdekli CCX’in arkasındaki mantığı açıklamaya başlıyor. Sonunda, çift yönlü Ring Bus ile birbirine bağlı yekpare 8 çekirdekli bir CCX’in performans avantajı kazandı, bu nedenle AMD, “Zen 3” için bu yaklaşımı benimsedi.

AnandTech, gelecekte AMD’nin CCD başına belirli sayıda CPU çekirdeğinin ötesine ölçeklendirmek için Ring Bus’tan vazgeçmesi gerekebileceğini öne sürüyor. Bu aynı nedenle Intel’in yüksek çekirdekli işlemciler için Ring Bus’tan vazgeçmesidir—gecikme. Geleceğin CCD’si üst üste dizilmiş üç farklı kalıptan oluşabilir: en üstteki kalıp önbellekten, ortadaki kalıp CPU çekirdeklerinden ve alt kalıp bir Mesh Interconnect’ten oluşabilir. Bir sonraki mantıklı adım, bu ara bağlantı katmanını, üstüne yığılmış birkaç CPU + önbellek kalıbı ile bir silikon aracısına ölçeklendirmek olacaktır.